Barramento síncrono

Um barramento síncrono tem seu funcionamento controlado por um sinal de relógio gerado por um oscilador. As frequências variam, desde 5 MHz a 50 MHz. Uma frequência de 1 MHz corresponde a um ciclo de 1 micro-segundo, 4 MHz (250 ns), 20 MHz (20 ns) e assim por diante. Todas as atividades do barramento ocorrem em um número inteiro de ciclos do barramento.

Como exemplo, observe-se a Figura , que usa uma frequência de 4 MHz (ou ciclo de 250 ns). Um ciclo de leitura é consitituído de 3 ciclos do barramento.

Figure: Ciclos de leitura

Suponha que a CPU deseja ler uma palavra de memória. No primeiro ciclo, o endereço é colocado pela CPU nas linhas de endereço do barramento. Depois as linhas $MREQ$ (com barra em cima) e $RD$ (com barra em cima) são ligadas (com 0), significando respectivamento pedido de acesso de memória e leitura. Nada acontece no segundo ciclo, para dar tempo para a memória decodificar o endereço e colocar a palavra lida, no terceiro ciclo, no barramento de dados. Na descida do sinal de relógio do terceiro ciclo, a CPU lê os dados do barramento de dados, guardando-os em um registrador. Em seguinda, a CPU coloca 1 nos sinais $MREQ$ e $RD$, negando-os.

Figure: Alguns parâmetros